PHY、MAC、SERDES
1、名词解析与概述
MAC: Media access controller，媒体访问控制器，提供寻址和信道接入机制，使多个终端或网络节点可以在多点网络内通信。MAC主要处理数字信号。
PHY：Port Physical Layer。典型的PHY包括PCS（Physical Coding Sublayer，物理编码子层）和PMD（Physical Media Dependent，物理介质相关子层）。PCS对被发送和接收的信息加码和解码，目的是使接收器更容易恢复信号。PHY负责把MAC的数字信号进行编码，串行化等操作后，转化为模拟信号进行发送。PHY在接收数据时，将模拟信号转化为数字信号，解码，并行化后，传给MAC。
PHY芯片一般会先接网络变压器，网络变压器再与外部连接，可以增强信号，提高抗干扰能力，并且保护了PHY芯片。
SerDes：英文serializer(串行器)/deserializer(解串器)的简称，是一种将并行数据转换成串行数据发送，将串行数据转换成并行数据接收的“物理器件”。serdes是一种需要数模硬件实现的，用于高速传输的“高级”串并转换器件。而且在传输过程中不传输时钟信号，通过从数据信号中恢复时钟。
以太网的电路接口一般由CPU、MAC和PHY组成，主要有以下三种情况：
1）CPU内部集成了MAC和PHY，难度较高；
2）CPU内部集成MAC，PHY采用独立芯片（主流方案）；
3）CPU不集成MAC和PHY，MAC和PHY采用独立芯片或者集成芯片（高端采用）。
2、MAC与PHY间连接
MAC与PHY之间通过两个接口连接，分别为SMI接口和MII接口。
2.1 MII接口
MII：Media Independent Interface，即媒体独立接口。MII接口是MAC与PHY连接的标准接口。它是IEEE-802.3定义的以太网行业标准。MII接口提供了MAC与PHY之间的互联技术。媒体独立表明在不对MAC硬件重新设计或替换的情况下,任何类型的PHY设备都可以正常工作.它包括一个数据接口,以及一个MAC和PHY之间的管理接口。MII接口有MII、RMII、SMII、SSMII、SSSMII、GMII、SGMII、RGMII等。
MII接口主要包括以下三个部分：
1）从MAC层到PHY层的发送数据接口；
2）从PHY层到MAC层的接收数据接口；
3）从MAC层和PHY层之间寄存器控制和信息获取的MDIO接口。
MII的时钟为25MHz，传输速率为10/100Mbps。MII的特性如下：
- 支持10Mb/s和100Mb/s的数据速率；
- 100M工作模式下，参考时钟是25MHz，4bit * 25M = 100Mbps；10M工作模式下，信号参考时钟是2.5MHz，4bit * 2.5M = 10Mbps；
- 支持全双工、半双工两种工作模式；
- 发送和接收数据时采用,4bit方式。
2.2 SMI接口
SMI：MAC内核访问PHY寄存器的接口，它由两根线组成，双工，MDC为时钟线，MDIO为双向数据线，原理上跟I2C总线很类似，也可以通过总线访问多个不同的PHY。可同时接入的PHY数量为32个。
3、MAC与PHY的框架
PLS：Physical sublayer Signaling，对MAC给的信息进行传递，只在1Mb/s、10Mb/s的应用场景下使用。
PCS：Phgsical Coding Sublayer，物理编码子层。对MAC给的信息进行编码，应用于>=100Mb/s的场景，比如8B/10B、64B/66B、256B/257B编码。PCS主要包括线路编码和CRC校验编码，是标准的可综合CMOS数字逻辑。
FEC：Forwarding Error Correction，前向纠错，与10GBase-R、40GBase-R的PCS搭配。
RS-FEC：Reed-Solomon FEC，比FEC纠错能力更强，与100GBase-R的PCS搭配，采用256B/257B编码。
PMA：Physical Medium Attachment，物理媒介适配层，PMA子层集成了SERDES，主要用于串行化和解串化，在串行通道上接收和传输高速串行数据，时钟发生器及时钟数据恢复等功能，以及连续时间线性均衡器（CTLE）、判决反馈均衡器（DFE）和传输均衡等模拟前端功能。PMA子层中是数模混合CML/CMOS电路。
PMD：Physical Medium Dependent，物理介质相关层，一般用光模块代替实现光电/电光转换，负责串行信号通信。
AN：Auto-Negotiation Function，自动协商，使背板两侧的Device能够互相交换信息以发挥彼此最大的优势；
PLS与PMA间的接口，称之为AUI（Attachment Unit Interface）；
PCS与FEC间的接口，称之为XSBI，10Gigabit Sixteen Bit Interface；
PMA与PMA间的接口，可以是chip to chip，也可以是chip to module，有两种：
XLAUI：40 Gigabit Attachment Unit Interface，4条lane，每条lane的速率是10.3125Gbps；
CAUI：100 Gigabit Attachment Unit Interface，10条lane，每条lane的速率是10.3125Gbps。
PMA与PMD间的接口，称之为nPPI（Parallel Physical Interface）；
nPPI特定出现在PMD所接的媒介是光纤的情况下，比如40GBase-SR4、100GBase-SR10、40GBase-LR4协议。也就是说这种情况下的PMD是光模块，nPPI就必然是一种chip to module间的接口，这也是IEEE802.3标准与OIF_CEI标准兼容的地方之一。nPPI按照通道数量的不同分成以下两种：
XLPPI：40 Gigabit Parallel Physcial Interface，4条lane，每条lane的数率是10.3125Gbps；
CPPI：100 Gigabit Parallel Physcial Interface，10条lane，每条lane的数率是10.3125Gbps。
4、SERDES
SerDes在PMA子层中的集成包括串行器/解串器，时钟和数据恢复电路（CDR）。这些组件共同工作以确保在高频条件下数据传输的稳定性和可靠性。主流的SerDes主要由PMD，PMA和PCS组成，归为物理层（PHY）器件。 PMD是负责串行信号传输,PMA负责串化/解串化，PCS负责数据流的编码/解码。
4.1 SERDES电路结构及收发流程
SERDES的简化电路结构如下：
SERDES的收发流程可以简述如下：
- 发送（TX）：FPGA软逻辑（fabric）送过来的并行信号，通过接口FIFO（Interface FIFO），送给8b/10b编码器（8b/10b encoder）或扰码器（scambler），以避免数据含有过长连“0”或者连“1”，之后送给串行器（Serializer）进行并->串转换。串行数据经过均衡器（equalizer）调理，由驱动器（driver）发送出去。
- 接收（RX）：外部串行信号由线性均衡器（Linear Equalizer）或DFE （Decision Feedback Equalizer，判决反馈均衡）结构均衡器调理，去除一部分确定性抖动（Deterministic jitter）。CDR从数据中恢复出采样时钟，经解串器变为对齐的并行信号。8b/10b解码器（8b/10b decoder）或解扰器（de-scambler）完成解码或者解扰。如果是异步时钟系统(plesio-synchronous system)，在用户FIFO之前还应该有弹性FIFO来补偿频差。
4.2 使用SERDES的原因
因为基于SERDES的高速串行接口突破了传统并行I/O接口的数据传输瓶颈：
1、采用差分信号传输代替单端信号传输，从而增强了抗噪声、抗干扰能力；
2、采用时钟和数据恢复技术代替同时传输数据和时钟，从而解决了限制数据传输速率的信号时钟偏移问题。
SERDES的优点：
- 减少布线冲突（串行，并且无单独的时钟线，时钟嵌入在数据流中，从而也解决了限制数据传输速率的信号时钟偏移问题）；
- 数据线中时钟内嵌,不需要传送时钟信号 ；
- 通过加重/均衡技术可以实现高速长距离传输，如背板；
- 带宽高 ；
- 抗噪声、抗干扰能力强（差分传输）；
- 降低开关噪声；
- 扩展能力强；
- 更低的功耗和封装成本；
- 引脚数目少 。
4.3 CDR
时钟和数据恢复电路称为CDR。CDR有两大作用：第一是为接收器端各电路提供时钟信号；第二是对接收到的信号进行判决，便于数据信号的恢复与后续处理。
时钟恢复
在数字通信系统中，发送端的时钟信号和接收端的时钟信号可能存在一定的偏移和抖动。CDR电路通过采样输入的数据信号，并通过锁相环的反馈回路，不断调整本地时钟的相位和频率，使其与输入信号同步。这样，CDR电路就能够恢复出信号中的时钟信息。
数据重构
CDR电路在恢复出时钟信号后，将时钟信号与输入信号进行同步，然后对输入信号进行重新定时，使其在时钟边沿处产生正确的采样。通过重新定位，CDR电路能够减小时钟偏移和抖动对数据采样的影响，从而提高数据的可靠性。
锁相环(PLL: Phase-locked loops)是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。锁相环是CDR电路的核心部分，主要由相位比较器、低通滤波器和VCO(Voltage Controlled Oscillator)组成。相位比较器输出的脉冲信号通过低通滤波器进行滤波，得到一个控制电压，该电压会驱动VCO产生一个与输入信号同频率的本地时钟信号。
当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”。
4.4 机会与挑战
机会
AI训练，推理所面对的数据量指数增加，数据传输呈现出高带宽、低延迟的技术需求。在底层接口的技术领域，与传统并行接口相比，SERDES接口有显著的成本优势，成为应用主流。在PCIE6.0等新标准中，更是在物理层进一步引入对PAM4（四电平脉冲幅度调制）编码的支持，以进一步提高SERDES数据传输速率。
挑战
SERDES的应用，自然存在不少技术挑战，其中最严峻的，无疑首推信号完整性（SI）问题。
测试结果表明，速率越高，TX和RX均衡系数越难调整到一个非常合适的值。
参考资料原文链接:
以太网基础-MAC和PHY-CSDN博客
SerDes 基础详解-CSDN博客
本文地址：https://www.vps345.com/9569.html
